據外媒eetimes報導，台積電早前與少數幾家媒體分享了其工藝路線圖。 按照他們所說，台積電將在2025年推出使用納米片電晶體的2nm工藝。 而展望未來，代工廠正在評估CFET等工藝科技，以將其當作納米片的“接班人”。
按照台積電業務發展副總裁Kevin Zhang介紹，CFET是一個選擇，且現時還處於研發階段，所以他也不能提供其任何時間表。
台積電的技術路線圖顯示，他們正在研究的新材料包括二硫化鎢等。 Kevin Zhang則指出，這種資料提供了更好的傳導性和更節能的計算。 他同時還補充說，台積電還在評估中的是碳納米管，這是一種更有效地移動電子的資料。
Kevin Zhang同時指出，3 nm將是一個長節點。 在該節點上將有大量需求。 而那些對計算能效有更高要求的客戶可以率先轉向2nm。
“3 nm和2 nm將重疊[並]並存相當長的一段時間，”Kevin Zhang說。
3nm後的電晶體選擇
近期有數家晶圓廠宣佈，其3納米或2納米邏輯晶片的量產科技將轉移陣地，從主流的鰭式場效電晶體（FinFET）制程，改以納米片（nanosheet）的電晶體架構製造。 imec將於本文回顧納米片電晶體的早期發展歷程，並展望其新世代架構，包含叉型片（forksheet）與互補式場效電晶體（CFET）。
晶片產業從未為了量產而急於採用全新的電晶體架構，因為這會帶來錯綜複雜的新局面和投資成本。 但在近期，像是三星、Intel、台積電和IBM等公司的公開聲明都在在顯示，我們正面臨制程科技的關鍵轉折。
自2022年或2023年起，這些電晶體大廠都將從長期採用的鰭式場效電晶體（FinFET）制程中逐漸轉移，在3納米或2納米邏輯晶片的生產規劃中，導入納米片（nanosheet）形式的電晶體架構。
本文將解釋驅動此次歷史性轉折的主要因素，也會介紹不同世代的納米片架構，包含納米片、叉型片（forksheet）和互補式場效電晶體（CFET），同時針對這系列架構在CMOS微縮行程中的個別競爭優勢進行評比，並探討關鍵的制程步驟。
從FinFET轉移到納米片制程的考量因素
為了進一步微縮CMOS邏輯元件，半導體產業投入了大量心力，持續縮減邏輯標準單元的尺寸。 降低標準單元的高度是一種作法。 該數值被定義為每標準單元的導線數（或軌道數）與金屬層間距的乘積。

圖一：邏輯標準單元佈局的示意圖：接觸式多晶矽閘極間距（contacted poly pitch；CPP）、鰭片間距（fin pitch；FP）、金屬層間距（metal pitch；MP），以及標準單元高度（cell height）。
透過减少軌道數，就能縮短標準單元的高度。 就FinFET架構來說，新一代的設計是透過减少鰭片數量來實現微縮，從三鰭减至雙鰭，分別構成7.5軌和6軌的標準單元。 以6軌的設計為例，指的是每個標準單元高度可容納6條金屬導線。 不過如果在减少鰭片數量的同時，維持其尺寸不變，就會降低驅動電流並新增變異性。 囙此，為了補償這些效能損失，鰭片的構形會被拉長，最終可以實現單鰭5軌的設計。

圖二：為了進一步微縮標準單元，FinFET架構必須减少鰭片數量，新一代設計的鰭片構形會更長、更薄且更緊密，驅動電流會隨之降低，變異性也會新增。
然而，要想進一步改良單鰭5軌FinFET元件的驅動電流，其實極有難度，這時就輪到納米片架構登場。 透過垂直堆棧多個單鰭標準單元的納米片導電通道，就能形成一條更廣的有效通道寬度。 如此一來，納米片可以在相同尺寸下，提供比鰭片還要高的驅動電流，而這正是持續微縮CMOS元件的關鍵優勢。
此外，納米片架構也提供了調整通道寬度的彈性，在設計上更自由。 也就是說，設計人員可以選擇不去調高驅動電流，而是進一步降低元件尺寸與電容：採用較窄的通道設計，通常可以降低層片之間的寄生電容。
納米片勝過FinFET的另一個顯著特點，就是採用「環繞閘極（gate-all-around；GAA）」結構。 在此結構下，導電通道完全被包圍在高介電係數資料或金屬閘極之中，囙此，閘極在縮短通道的情况下，仍能展現更佳的通道控制能力。
關鍵的制程模塊
如同過去從平面MOSFET轉移至FinFET的過渡時期，現時從FinFET轉移到納米片結構時，也要面對全新的制程綜合挑戰。 幸運的是，納米片可以視為FinFET的自然演變，所以很多為了優化與開發FinFET制程的模塊，都能沿用至納米片制程。 這也促使業界更容易接受這套新架構。 儘管如此，imec指出，FinFET與納米片制程仍有四大關鍵差异，需要特別研發創新技術。
首先，為了建構通道的輪廓，納米片結構會利用矽（Si）與矽鍺（SiGe）進行多層的磊晶成長。 由於使用了不同的成長資料，還產生了相應的晶隔不匹配問題，致使傳統的CMOS制程不再適用。 在採用多層架構的堆棧中，矽鍺是犧牲層，在除去替代金屬閘極（replacement metal gate；RMG）並釋出通道的步驟中會被移除。 接著，整個堆棧會進行圖形化，製成高深寬比的鰭片，囙此如何確保納米片的構形就是個挑戰。
imec在2017年國際電子元件會議（IEDM）上就提出了一套關鍵的優化方案，採用低熱預算的淺溝槽隔離（shallow trench isolation）制程來導入一層襯墊層（liner），結果可以有效抑制氧化誘發的鰭片變形現象。 這也强化了對納米片的材形控制，進而提升元件效能，包含DC與AC效能，前者指的是新增驅動電流，後者則是在相同功率下加快開關速度。 採用新型納米片制程的首個應用案例是環形振盪電路，其AC效能的陞級成功反應在更短的閘極延遲上。
納米片結構與FinFET的第二個差別，是需要導入一層內襯層，也就是透過新增一層介電層來隔離閘極與源／汲極，進而降低電容。 在這個制程步驟中，矽鍺層的外部會在進行橫向蝕刻後形成凹陷，隨後，這些小孔洞會以介電材料填充。 而綜合內襯層就是納米片制程中最複雜的步驟，對蝕刻科技要求嚴格，需要高選擇比與準確的側向控制。 這項挑戰受到各地研究團隊的關注，包含imec在內都在著手解决。
第三個差异在於納米片制程包含了釋出通道的步驟，納米片在這之後會相互分離。 方法是利用蝕刻移除矽鍺層，過程中需要高度選擇性，才能把少量的鍺留在納米片之間，並降低矽材的表面粗糙度。 此外，為了避免這些微型化納米片相吸附著，還必須控制靜摩擦力。 imec對不同的蝕刻方法進行了基礎研究，包含幹式與濕式制程，現時成果已能大力協助解决上述問題。
最後一點是替代金屬閘極的綜合，包含在納米片周圍與彼此間的間隙內沉積金屬，並進行圖形化。 imec在2018年指出，為了縮短納米片之間的垂直間距，導入具備功函數調變範圍的金屬材料至關重要。 imec團隊也展示相關成果，把納米片的垂直間距從13nm縮短為7nm，結果AC效能提升了10%，可見微縮替代金屬閘極的重要性。

圖三：針對垂直堆棧的環繞閘極納米片進行優化：（左）材行控制，（右）垂直間隙縮減。
叉型片登場
要提升納米片的DC效能，最快速有效的方法是新增通道的有效寬度。 然而，在一般的納米片架構下，實現這點並不容易。 主要問題是，n型與p型MOSFET之間必須保留大範圍的間隙，囙此，當標準單元的高度經過微縮，容納更寬的有效通道就會越來越難，而且n-p間隙在金屬圖形化時還會變小。
叉型片能够解决n-p間隙的問題。 該架構由imec提出，首次亮相是在其2017年國際電子元件會議（IEDM）發表的SRAM微縮研究，在2019年會議發表的研究中則作為邏輯標準單元的微縮解決方案。 叉型片制程實現了縮短n-p間隙的目標，在閘極圖形化前，先在n型與p型元件之間導入一層介電牆，圖形化的硬光罩就能在該介電牆上進行，相較之下，納米片制程則將其置於閘極通道底部。
導入介電牆能大幅緊縮n型與p型元件之間的距離，通道的有效寬度隨之新增，同時提升驅動電流，也就是DC效能。 此外，n-p間距微縮除了可以達成通道有效寬度的最大化，還能選擇用來减少標準單元的軌道數，從5軌降至4軌。 這就需要開發後段與中段制程的創新技術，採用全新的微縮加速器，例如埋入式電源軌（buried power rail）與自對準閘極接點（self-aligned gate contact）。
根據類比結果，叉型片的AC效能還有可能勝過納米片，新增10%。 對此，imec團隊也提出解釋，由於閘極與汲極之間的重疊區域縮小，米勒電容或寄生電容也會降低，進而提升元件的開關速度，這也可能有助於製造出更高效節能的元件。
從制程的觀點來看，叉型片源自於納米片，是進階的改良版本，主要差异包含導入介電牆、改良內襯層與源／汲極的磊晶成長、進一步微縮替代金屬閘極。 imec在2021年國際超大型集成電路技術研討會（VLSI）首度展示了以300mm納米片制程綜合的場效型元件，並公開其電力數據。 其中，該元件在僅僅17nm的n-p間距內，成功綜合了雙功函數的金屬閘極，顯現採用叉型片架構的最大優勢。
不過叉型片架構還有靜電力的問題。 納米片最受關注的特點，就是其四面環繞的閘極架構，藉此可以大幅提升對通道的靜電控制能力，但叉型片卻似退了一步，改成三面閘極架構。 儘管如此，imec在上述實驗中將納米片與叉型片共同綜合在同片晶圓上，結果發現，叉型片在閘極長度為20nm的情况下，展現了可與納米片媲美的短通道控制能力（SS SAT＝66-68mV）。

圖四：綜合於同片晶圓的納米片與叉型片之穿透式電子顯微鏡（TEM）影像。 其中，叉型片的n-p間距只有17nm，並成功綜合了雙功函數的金屬閘極。
納米片系列的長跑選手：CFET架構
若要實現有效通道寬度的最大化，互補式場效電晶體（Complementary FET；CFET）是個可行的架構，以垂直堆棧n型與p型元件。 也就是說，n-p間距轉成垂直方向，所以不需考量標準單元的高度限制。 而垂直堆棧元件後釋出的新空間除了可以進一步延伸通道寬度，還能用來縮減軌道數至4軌以下。
類比結果顯示，CFET架構能助益未來的邏輯元件或SRAM持續微縮。 其通道的構形可以是n型或p型的鰭片，或是n型或p型的納米片。 最終，CFET架構會是納米片系列中最完善的架構，成為CMOS元件的最佳選擇。

圖五：CMOS元件架構的演變流程，先後依序為FinFET、納米片、叉型片與CFET。
CFET架構因為必須垂直堆棧nMOS與pMOS，制程會更複雜。 現有兩種垂直整合方案，分為單片式（monolithic）與序列式（sequential），各有優劣。 對此，imec開發了相關的制程模塊與綜合方案，並量化這些制程在功耗、效能和尺寸方面的各自表現，並評估其科技難度。

圖六：採用單片式制程的CFET元件之穿透式電子顯微鏡（TEM）影像：（左）元件頂部（右）元件底部。
單片式CFET：成本低，但垂直整合制程複雜
製造單片式CFET的第一步，就是底部通道的磊晶成長，再來是沉積中間的犧牲層，最後長成頂部通道。 如果要採用納米片架構，從底部到頂部通道的製造可以選用矽材鰭片，或者矽或矽鍺的多層堆棧。
不論選擇上述何種配寘，元件在垂直堆棧後就會形成超高深寬比的架構，囙此在進行後續圖形化的多道步驟時，包含鰭片、閘極、內襯層與源／汲極接點，都將面臨嚴峻考驗。 舉例來說，綜合替代金屬閘極的步驟尤其繁複，因為n型與p型元件需要用到具備不同功函數的金屬材料。
在2020年國際超大型集成電路技術研討會（VLSI）上，imec利用優化的制程模塊，首度展示採用單片式CFET架構的綜合元件。
序列式CFET：通道可混合資料，但晶圓轉移難度高
序列式CFET制程包含多個模塊。 首先會先從底部向上製造元件，直至接點，接著是運用介電材料的晶圓接合科技（dielectric-to-dielectric wafer bonding），覆蓋一層未經圖形化的電晶體層，最後進行頂部元件的綜合，並連接上下閘極。 整個過程在中段與後段制